IBM und Siemens wollen Nanostack-Transistoren fit für die Fertigung machen
IBM und Siemens haben eine Forschungskooperation zur Weiterentwicklung von Nanostack angekündigt, der dreidimensionalen Transistorarchitektur, die IBM Anfang des Jahres vorgestellt hat. Ziel ist es, die Design-, Simulations- und Lithografietechniken zu entwickeln, die nötig sind, um die Technologie in Richtung Produktion zu bringen.
- IBM und Siemens haben am 14. Oktober 2026 eine Forschungskooperation zur Weiterentwicklung von IBMs Transistorarchitektur Nanostack angekündigt.
- Siemens bringt Know-how in EDA, Prozesssimulation, Lithografieoptimierung und Fertigungssoftware ein.
- Nanostack ist ein 3D-Design auf Nanosheet-Basis, das laut IBM beim 7-Ångström-Knoten knapp 100 Milliarden Transistoren auf Fingernagelgröße unterbringt.
- Zur Arbeit gehören virtuelle Modelle, mit denen Designs optimiert und Fertigungsprobleme vor dem Bau der Chips gelöst werden sollen.
- Ziel ist es, Nanostack fit für die Fertigung im großen Maßstab zu machen, auch für Generationen jenseits von 7 Ångström.
Was die Kooperation umfasst
Laut IBM verbindet die Zusammenarbeit die eigenen Innovationen bei Halbleiterbauelementen mit dem Know-how von Siemens in den Bereichen Electronic Design Automation (EDA), Prozesssimulation, Lithografieoptimierung und moderne Fertigungssoftware. Bekannt gegeben wurde sie am 14. Oktober 2026 aus Albany im US-Bundesstaat New York.
IBM erklärt, die Machbarkeit der Nanostack-Architektur habe man Anfang des Jahres demonstriert, für die Fertigung und die Produktion in großem Maßstab seien jedoch weitere Fortschritte nötig. Gemeinsam wollen die Unternehmen Design-, Simulations- und Lithografietechniken für diese und künftige Nanostack-Generationen jenseits des aktuellen 7-Ångström-Knotens entwickeln.
Ein Teil der Arbeit besteht darin, fortgeschrittene virtuelle Modelle von Nanostack zu erstellen. Sie sollen die Leistung abbilden, Designs optimieren und Herausforderungen bei der Fertigung adressieren, bevor die Chips gebaut werden.
Was Nanostack ist
IBM beschreibt Nanostack als das nach eigenen Angaben erste bekannte dreidimensionale, auf Nanosheets basierende Design der Branche. Dabei werden Transistoren vertikal gestapelt und versetzt angeordnet, damit mehr von ihnen auf einen Chip passen. Beim aktuellen 7-Ångström-Knoten ermöglicht das laut IBM knapp 100 Milliarden Transistoren auf einer Fläche von der Größe eines Fingernagels.
Das Design erlaubt zudem unterschiedliche Materialkombinationen in jeder gestapelten Schicht, sodass sich Leistung und Energieeffizienz jedes Transistors unabhängig vom jeweils anderen optimieren lassen. Diese Neuerungen sorgen laut IBM für erhebliche Sprünge bei Energieeffizienz, Leistung und SRAM-Skalierung.
Was die Unternehmen sagen
Huiming Bu, Vice President of Silicon Technology R&D bei IBM, bezeichnete Nanostack als „eine skalierbare Transistorplattform, die die Skalierung von Bauelementen von 2D auf 3D verlagern soll“. Er nannte sie „einen Weg für die Logikskalierung, die in den kommenden zehn Jahren für KI und andere neue Technologien nötig ist“.
Ankur Gupta, Executive Vice President, EDA IC Portfolio bei Siemens, sagte, die Skalierung von Halbleitern in die Ångström-Ära erfordere „eine eng verzahnte Co-Optimierung von Bauelementephysik, EDA-Design, Fertigungssoftware und Fertigung“. Die Zusammenarbeit zur Weiterentwicklung von virtueller Modellierung, Simulation, Lithografie und Optimierungen der Designsoftware sei „wirklich bahnbrechend“.
Was das bedeutet
Die Ankündigung nennt weder einen Produktionstermin noch Kundenzusagen oder Leistungsziele für künftige Knoten. Sie macht aber deutlich, welche Arbeit noch vor den Partnern liegt: Eine demonstrierte Architektur soll so weiterentwickelt werden, dass sie sich zuverlässig im großen Maßstab entwerfen, simulieren und fertigen lässt.
Die Unternehmen wollen nach eigenen Angaben die Entwicklungszyklen der Technologie beschleunigen und die Fertigungsgrundlage vorantreiben, die nötig ist, um Nanostack in Richtung Produktion zu bringen. Für die Chipbranche deutet der Fokus darauf, physikalische Beschränkungen früh über virtuelle Modelle anzugehen, darauf hin, dass Design- und Simulationswerkzeuge eine Schlüsselrolle dabei spielen, die 3D-Transistorskalierung praxistauglich zu machen.
